Aritmética de computadores

Un sumador binario realiza la misma pequeña tarea en cada posición de bit. Combina los dos bits de los operandos con un acarreo procedente de la posición de la derecha. El significado del patrón de bits completo se determina después.

Sigue el acarreo

Un semisumador tiene dos entradas: su suma es la operación XOR de ambas y su acarreo es su operación AND. Un sumador completo también acepta un acarreo de entrada:

Aquí la multiplicación significa AND y la suma significa OR. La suma es 1 para un número impar de entradas con valor 1; el acarreo es 1 cuando hay al menos dos. Encadenar sumadores completos forma un sumador de propagación de acarreo. Solo el bit 0 recibe el acarreo inicial; cada bit posterior recibe el acarreo producido por el bit vecino.

Para 23 + 45, escribe 0001 0111 + 0010 1101. En el bit 0, 1 + 1 produce suma 0 y acarreo 1. En el bit 1, 1 + 0 + 1 vuelve a producir 0 y acarreo 1. En el bit 2, tres entradas con valor 1 producen suma 1 y acarreo 1. Al continuar hacia la izquierda se obtiene 0100 0100, o 68, sin acarreo final.

Un resultado de n bits conserva solo los n bits menos significativos, por lo que el circuito calcula la suma módulo $2^n$. En 8 bits, 1111 1100 + 0000 0101 produce 0000 0001 y acarreo de salida 1. Interpretado con signo, esto es −4 + 5 = 1. Interpretado sin signo, es 252 + 5 = 257, cuyos ocho bits menos significativos representan 1. El circuito no ha cambiado; el rango permitido sí.

Convierte la resta en suma

El complemento a dos proporciona la identidad

Una línea de control de resta aplica XOR con 1 a cada bit del segundo operando, invirtiéndolo, y fija el acarreo de entrada inicial en 1. Para la suma, esa línea es 0, por lo que el segundo operando pasa sin cambios y el acarreo inicial es 0.

Para calcular 23 − 45, invierte 0010 1101 para obtener 1101 0010. Suma 0001 0111 + 1101 0010 + 1 para obtener 1110 1010, con acarreo de salida 0. Su valor con signo es −22. Dejar el acarreo inicial en 0 daría −23: la inversión por sí sola proporciona uno menos que el valor negativo requerido.

Para la resta sin signo, acarreo de salida 1 significa sin préstamo; acarreo de salida 0 significa que se necesitó un préstamo. Así, el acarreo de salida 0 en 23 − 45 indica un resultado sin signo por debajo de cero. Arm registra este acarreo que indica ausencia de préstamo; x86 registra su inverso como indicador de préstamo.

Ajusta las anchuras antes de operar

La instrucción lb de RISC-V extiende el signo de un byte, lbu lo extiende con ceros y addi extiende con signo su inmediato de 12 bits. Elige la extensión según el significado del operando antes de enviar los bits al sumador.

El valor con signo más negativo no tiene un equivalente positivo con la misma anchura. Cambiar el signo de 1000 0000 de 8 bits lo invierte a 0111 1111 y suma 1, con lo que vuelve a 1000 0000. El +128 deseado necesita un formato con signo más ancho.

El desbordamiento significa que el resultado exacto queda fuera del rango del destino. Los valores sin signo de n bits van de 0 a $2^n-1$; los valores con signo en complemento a dos van de $-2^{n-1}$ a $2^{n-1}-1$. Ocho bits contienen de 0 a 255 sin signo, o de −128 a 127 con signo. El mismo resultado almacenado puede ser válido en una interpretación y estar desbordado en la otra.

Comprueba la señal adecuada

Para la suma o resta con signo, el hardware puede usar

donde los dos acarreos entran y salen de la posición de signo. El acarreo de salida por sí solo responde a la cuestión sin signo.

Suma 107 y 54 en 8 bits: 0110 1011 + 0011 0110 da 1010 0001. Entra un acarreo en el bit 7, pero no sale ninguno, por lo que el desbordamiento es 1. El valor sin signo 161 cabe; la interpretación con signo −95 no es igual a la suma verdadera 161. A la inversa, −4 + 5 da acarreo 1, pero desbordamiento con signo 0. Sumar 1000 0000 consigo mismo da acarreo 1 y desbordamiento 1, por lo que ambas interpretaciones fallan.

Sumar números de signos opuestos no puede producir desbordamiento: la suma exacta está entre los operandos. La resta necesita su propia regla de signos porque restar un número negativo aumenta el primer operando. Por ejemplo, 100 − (−40) es demasiado grande para 8 bits con signo, aunque ambos valores de entrada caben.

Conoce qué hace la instrucción

add de x86 establece indicadores de acarreo y desbordamiento. Las operaciones de Arm que actualizan indicadores, como ADDS, los establecen; la instrucción ADD normal conserva los indicadores existentes. add y addi de MIPS generan una excepción síncrona por desbordamiento con signo, mientras que addu y addiu no lo hacen. La suma de enteros de RISC-V escribe los bits menos significativos y no tiene indicadores de desbordamiento ni excepciones síncronas por desbordamiento aritmético.

Después de add t0, t1, t2, una comprobación sin signo en RISC-V es:

bltu t0, t1, overflow

Una suma sin signo que ha vuelto al extremo inferior del rango es menor que un operando original. Los valores con signo necesitan una comprobación distinta:

slti t3, t2, 0
slt  t4, t0, t1
bne  t3, t4, overflow

La primera instrucción registra si el segundo operando es negativo. La segunda registra si el resultado es menor que el primer operando. Sin desbordamiento, estas comprobaciones coinciden: sumar un número negativo reduce el valor, mientras que sumar uno no negativo no puede reducirlo. Una discrepancia detecta el desbordamiento. Para un inmediato positivo conocido, basta un salto condicional con signo que compruebe si la suma disminuyó.

Separa el hardware de las reglas del lenguaje

La aritmética sin signo de C y C++ vuelve al extremo del rango módulo $2^n$; el desbordamiento con signo es un comportamiento indefinido. Los tipos int y long de Java vuelven al extremo del rango, mientras que Math.addExact informa del desbordamiento mediante una excepción. Los enteros de Python crecen según sea necesario. Por tanto, la vuelta al extremo del rango en hardware no determina qué se permite hacer a un programa en C.

Las sumas y restas con vuelta al extremo del rango conservan un resultado final que cabe: en aritmética modular de 8 bits, (100 + 50) − 60 vuelve al rango primero como −106 y después como 90. Este razonamiento se aplica a la aritmética con vuelta al extremo del rango, no a expresiones con signo de C que se desbordan.

La saturación es una política distinta. La suma sin signo de 8 bits 200 + 100 se satura a 255 en lugar de volver al rango como 44. Es útil para intensidades de píxeles y otras señales acotadas, donde convertir un resultado positivo grande en un valor pequeño al volver al rango sería engañoso.

Una unidad aritmético-lógica, o ALU, recibe operandos y entradas de control y produce un resultado junto con salidas de estado. Es combinacional: sus salidas dependen de las entradas actuales. Los registros conservan los operandos y capturan los resultados; la ALU no almacena nada por sí misma.

Construye un bit y después repítelo

Una sección de 1 bit calcula AND, OR y la suma de un sumador completo en paralelo. Un multiplexor selecciona qué resultado candidato llega al bit de resultado. En una ALU de n bits, todas las secciones comparten los controles de operación, mientras que el acarreo de salida de cada sumador alimenta el acarreo de entrada de la sección siguiente. Las operaciones lógicas funcionan de forma independiente en cada posición; la suma depende de la cadena de acarreo.

Un control Bnegate invierte el segundo operando y también fija el acarreo de entrada del bit 0. Al seleccionar el sumador se calcula entonces la resta. Las secciones superiores reciben su acarreo de la sección anterior, no directamente de Bnegate. Activar todas las entradas de acarreo introduciría unos adicionales en el cálculo.

Un control Ainvert también puede invertir el primer operando. Seleccionar AND con ambos operandos invertidos produce NOR según la ley de De Morgan:

Seleccionar OR con ambos invertidos produce NAND. En estas ecuaciones lógicas, el signo más denota OR.

Interpreta una palabra de control

Una ALU clásica de libro de texto usa los campos Ainvert, Bnegate y un selector Operation de dos bits:

Estas son las codificaciones de este diseño concreto. Son controles internos, no codificaciones de instrucciones RISC-V.

Para las entradas 0101 y 0011, el control 0110 invierte la segunda entrada a 1100 y proporciona un acarreo inicial de 1. El sumador produce 0010, con acarreo de salida 1: 5 − 3 = 2, sin préstamo sin signo. Seleccionar AND para las entradas originales produciría en cambio 0001. Los valores de entrada pueden permanecer fijos mientras un cambio de control selecciona un camino de resultado distinto.

La sección más significativa también proporciona información de desbordamiento y comparación. Una reducción de todos los bits del resultado proporciona Zero. Esas salidas de estado permiten que el control del procesador que rodea a la ALU compruebe el resultado aritmético sin almacenar un segundo resultado de anchura completa.

Añade el desplazamiento junto al sumador

Una ALU completa para enteros básicos de RISC-V también necesita XOR, comparación sin signo y desplazamientos. Un desplazador de barril usa una secuencia de niveles de multiplexores. Cada nivel deja pasar su entrada o la desplaza una potencia de dos. Un desplazador de 32 bits tiene niveles para 1, 2, 4, 8 y 16 posiciones, por lo que gestiona cualquier desplazamiento de 0 a 31 en cinco niveles.

Para desplazar 13 posiciones, selecciona los niveles de 8, 4 y 1. Los desplazamientos seleccionados se combinan en un resultado. Un desplazamiento lógico a la derecha inserta ceros. Un desplazamiento aritmético a la derecha replica el bit de signo y conserva el signo de un valor negativo. Así, 1111 0000 desplazado dos posiciones a la derecha da 0011 1100 de forma lógica y 1111 1100 de forma aritmética.

Las comparaciones suelen reutilizar la resta. La igualdad pregunta si la diferencia es cero. La comparación de orden pregunta si la diferencia matemática es negativa, lo que requiere especial cuidado cuando una resta de anchura fija se desborda.

Detecta la igualdad en todos los bits

La salida Zero es la operación NOR de todos los bits del resultado:

Un solo bit de resultado distinto de cero hace que Zero sea falso. Restar dos patrones de bits iguales produce cero; dos patrones distintos de n bits no pueden diferir en un múltiplo distinto de cero de $2^n$, por lo que la resta con vuelta al extremo del rango no crea una falsa igualdad. Un circuito de igualdad alternativo aplica XOR a los bits correspondientes de los operandos y comprueba si todos los resultados de XOR son cero.

Corrige el signo para la comparación menor que con signo

slt de RISC-V escribe el entero 1 con la anchura completa si el primer operando con signo es menor, o 0 en caso contrario. En una ALU dividida en secciones, la sección más significativa calcula una señal Set y la envía de vuelta a la entrada Less del bit 0. Todos los bits de resultado superiores se fuerzan a cero.

La señal Set correcta es

Cuando no hay desbordamiento, el signo de la diferencia sirve directamente. Cuando hay desbordamiento, ese signo está invertido respecto de la diferencia verdadera, por lo que aplicar XOR con 1 lo corrige.

Compara 7 con −8 en cuatro bits. La resta 0111 + 0111 + 1 da 1111. Su signo sugiere una diferencia negativa, pero la diferencia exacta es 15, fuera del rango de −8 a 7. El desbordamiento es 1, por lo que la señal Less corregida es 1 XOR 1 = 0. El resultado de slt es 0000, lo que indica correctamente que 7 no es menor que −8.

Usa el préstamo para la comparación menor que sin signo

La comparación sin signo usa una señal distinta:

para una resta realizada con la segunda entrada invertida y acarreo inicial 1. Un acarreo de salida de 0 significa que se necesitó un préstamo, por lo que el primer operando sin signo es menor.

Esta distinción aparece en slt frente a sltu, y en los saltos condicionales blt frente a bltu y bge frente a bgeu. Ni el signo del resultado por sí solo ni un «indicador de negativo» genérico responden a ambas preguntas.

Aplica la comparación en software

Una comprobación de límites sin signo puede rechazar tanto los índices negativos como los índices iguales o superiores a la longitud del arreglo:

bgeu x10, x11, IndexOutOfBounds

Aquí x10 contiene el índice con signo y x11 contiene una longitud no negativa que cabe en el rango con signo. Un índice negativo, reinterpretado sin signo, es al menos $2^{n-1}$ y, por tanto, supera cualquiera de esas longitudes. La condición sobre la longitud importa: hace que una sola comparación sin signo sea suficiente.

Las conversiones del lenguaje también pueden cambiar el significado de una comparación. Con un unsigned int de C de 32 bits, -1 < 0u es falso porque −1 se convierte en 4 294 967 295 antes de la comparación. Sigue la conversión antes de razonar a partir del signo menos escrito.

El acarreo de un sumador de propagación debe atravesar cada bit en orden. La anticipación de acarreo sustituye esa espera secuencial por una lógica que predice los acarreos a partir de los bits de los operandos y del acarreo inicial.

Describe el comportamiento de acarreo de cada bit

Sean la generación y la propagación

Estas son expresiones booleanas: la multiplicación es AND y la suma es OR. La generación vale 1 cuando el bit crea un acarreo independientemente del acarreo de entrada. La propagación vale 1 cuando un acarreo de entrada puede pasar. La relación de recurrencia es

Un bit con ambas entradas a 1 genera un acarreo; un bit con una entrada a 1 transmite un acarreo; un bit con ambas entradas a 0 lo detiene. Con esta definición mediante OR, un bit que genera también tiene propagación 1, lo que no cambia la fórmula del acarreo.

Desarrolla la dependencia

Sustituye la expresión de cada acarreo anterior:

Ahora cada expresión depende de señales derivadas de los operandos y del acarreo inicial, no de una cadena secuencial de salidas de acarreo intermedias. Una vez disponibles los acarreos, cada bit de suma sigue siendo la operación XOR de sus dos entradas y su acarreo de entrada.

Para 1011 + 0110 con acarreo inicial 0, la generación desde el bit 0 hacia arriba es 0, 1, 0, 0 y la propagación es 1, 1, 1, 1. Así, los acarreos de entrada a los bits del 1 al 4 son 0, 1, 1, 1. Los cuatro bits del resultado son 0001 con acarreo de salida 1, que representan 11 + 6 = 17.

Construye grupos en lugar de puertas gigantes

Un bloque de cuatro bits tiene las señales de grupo

Su acarreo de salida es $G+P{c}_0$. Un segundo nivel de anticipación combina estas señales de bloque con la misma regla. Cuatro bloques de cuatro bits y una unidad de anticipación de grupo forman un sumador de 16 bits. La agrupación adicional permite diseños más anchos; los sumadores de prefijos paralelos, como el de Kogge–Stone, organizan estas relaciones en una red rápida.

En un modelo sencillo de retardos de puertas, la propagación de acarreo cuesta unos dos retardos de puerta por bit, o 32 para 16 bits. Un diseño de anticipación de dos niveles puede entregar el último acarreo en unos cinco: uno para las señales de bits, dos para las señales de grupo y dos para el acarreo de grupo. Esta estimación cuenta niveles lógicos y supone que se dispone de las puertas necesarias; el retardo real también depende del tamaño de las puertas y del cableado. La agrupación intercambia más hardware por un camino de acarreo que crece aproximadamente de forma logarítmica con la anchura.

Un sumador de selección de acarreo emplea el área de otra forma: calcula un bloque superior dos veces, una para acarreo de entrada 0 y otra para acarreo de entrada 1. Un multiplexor selecciona el resultado correcto cuando llega el acarreo del bloque inferior.

Algunos sumadores definen la propagación con XOR en lugar de OR. Eso también da acarreos correctos y hace que la suma sea $s_i=p_i\oplus c_i$. Mantén la definición elegida de forma coherente al derivar la lógica de grupo.

Cada bit del multiplicador binario elige una copia desplazada del multiplicando o cero. Sumar esos productos parciales da el resultado. Un operando de n bits por uno de m bits puede requerir n + m bits, por lo que dos operandos de 32 bits necesitan un producto completo de 64 bits.

Sigue el desplazamiento y la suma

Para operandos sin signo de n bits, inicializa un producto de 2n bits a cero. Repite n veces: comprueba el bit menos significativo del multiplicador, suma el multiplicando actual si ese bit es 1, desplaza el multiplicando a la izquierda y desplaza el multiplicador a la derecha. El registro del multiplicando debe ser lo bastante ancho para conservar sus copias desplazadas.

Para 6 × 5 con cuatro bits, el multiplicador es 0101:

El producto final es 30. El bit que se comprueba y la dirección del desplazamiento actúan conjuntamente: comprobar el bit más significativo mientras se desplaza el multiplicador a la derecha emparejaría los bits con los pesos incorrectos. Este diseño secuencial tarda n pasos, incluidos los pasos cuyo bit del multiplicador es cero.

Comparte espacio de registro

El primer diseño usa un registro de multiplicando y un sumador de 2n bits. Un diseño optimizado mantiene el multiplicando fijo en n bits, coloca el multiplicador en la mitad menos significativa de un registro de producto de 2n bits e inicializa la mitad más significativa a cero.

Cuando el bit menos significativo es 1, suma el multiplicando a la mitad más significativa. Conserva el acarreo de salida del sumador en un bit adicional y después desplaza ese acarreo y ambas mitades del producto juntos a la derecha. Los bits del multiplicador salen por la derecha a medida que los bits del producto ocupan el espacio que liberan. Descartar el acarreo estropea los productos grandes: con operandos de cuatro bits, 15 × 15 se convertiría incorrectamente en 1 en lugar de 225. Con un paso por ciclo de reloj, la implementación sencilla de 32 bits tarda unos 32 ciclos.

Ten presente la anchura del producto

Un producto sin signo cabe en n bits exactamente cuando los n bits más significativos del producto completo son cero. Para 6 × 5, el resultado completo es 0001 1110; almacenar solo 1110 da 14. La multiplicación en sí fue correcta, pero el destino estrecho descartó parte de ella.

Un desplazamiento de k posiciones a la izquierda multiplica por $2^k$ cuando el resultado cabe. La multiplicación por 8 se convierte en un desplazamiento de tres posiciones; la multiplicación por 10 puede usar dos copias desplazadas:

(x << 3) + (x << 1)

La operación aritmética es $8x+2x=10x$. Las reglas de anchura y del lenguaje de programación siguen aplicándose a los desplazamientos y a la suma; esta transformación no crea más bits de resultado.

Interpreta las mitades del resultado de RISC-V

mul devuelve los XLEN bits menos significativos, donde XLEN es la anchura del registro de enteros. mulhu devuelve la mitad más significativa para operandos sin signo. Las instrucciones para la mitad más significativa con signo son mulh para dos operandos con signo y mulhsu para un primer operando con signo y un segundo operando sin signo.

El software que solicita el producto completo puede emitir la instrucción adecuada para la mitad más significativa seguida de mul con los mismos operandos. Una implementación puede fusionar el par. El resultado menos significativo por sí solo no permite determinar si un producto sin signo cabe; la mitad más significativa proporciona esa información.

La multiplicación con signo debe tratar los signos de los operandos sin perder el valor más negativo. El hardware más rápido también necesita una forma de reducir muchos productos parciales sin esperar cada vez a una suma completa con propagación de acarreo.

Multiplica magnitudes de forma segura

Un método registra los signos, forma magnitudes sin signo de n bits, las multiplica para obtener 2n bits y cambia el signo del producto completo si exactamente un operando era negativo. Para −8 en cuatro bits, los bits de magnitud 1000 representan el valor sin signo 8. No pueden interpretarse como un valor positivo con signo de cuatro bits.

Los n bits menos significativos del producto son idénticos en las interpretaciones con y sin signo. 1111 × 0010 da 30 sin signo (0001 1110) o −2 con signo (1111 1110). Ambas mitades menos significativas son 1110; solo difieren las mitades más significativas. Por eso una instrucción mul sirve para ambas interpretaciones.

Sigue las decisiones de Booth

El algoritmo de Booth trabaja directamente con complemento a dos. Da al acumulador n + 1 bits y extiende el multiplicando con signo hasta esa anchura, para que quepan tanto él como su opuesto. Inicializa el acumulador a cero, coloca el multiplicador en su registro de n bits y añade un bit adicional inicializado a cero.

Examina como un par el bit menos significativo del multiplicador y el bit añadido:

Después de cada decisión, desplaza aritméticamente a la derecha todo el registro formado por el acumulador, el multiplicador y el bit adicional. Repite n veces; descarta el bit añadido y el bit de signo superior redundante del acumulador para obtener el producto de 2n bits.

Para 2 × (−3), usa el multiplicando 00010, el multiplicador 1101 y el acumulador 00000. Los pares son 10, 01, 10, 11. Después de las respectivas operaciones y desplazamientos, el acumulador y el multiplicador son 11111 0110, 00000 1011, 11111 0101 y 11111 1010. Los ocho bits menos significativos del producto 1111 1010 representan −6.

Un desplazamiento lógico insertaría cero en el extremo superior y alteraría los resultados parciales negativos. El bit adicional del acumulador también importa: restar un multiplicando de n bits con el valor más negativo necesita un valor positivo que no está disponible en n bits con signo.

Reduce el trabajo y los caminos de acarreo

La recodificación de Booth sustituye una secuencia de bits 1 por una resta en su extremo menos significativo y una suma por encima de su extremo más significativo. Por ejemplo, 126 es 128 − 2. Los bits alternantes pueden no suponer ningún ahorro. Booth en base 4 examina dos bits del multiplicador por paso y usa dígitos de −2 a +2, lo que reduce el número de productos parciales.

Un multiplicador rápido forma productos parciales en paralelo. Un sumador de acarreo almacenado comprime tres palabras en dos sin propagar acarreos por la palabra. Los árboles de Wallace o Dadda repiten esa reducción y después usan un último sumador con propagación de acarreo. Reducir 32 filas a dos requiere ocho niveles de acarreo almacenado. La segmentación permite tener varios productos en curso; aceptar uno en cada ciclo no significa que cada uno termine en un ciclo.

Para un resultado con signo reducido a n bits, cada bit de la mitad más significativa debe ser igual al bit de signo de la mitad menos significativa. −8 × −1 en cuatro bits da el producto completo 0000 1000. La mitad más significativa es cero, pero el bit de signo conservado es 1, por lo que +8 no cabe en el destino con signo.

La división produce un cociente y un resto relacionados por

Para un divisor sin signo distinto de cero, el resto es no negativo y menor que el divisor. Un dividendo y un divisor de n bits necesitan un cociente y un resto de n bits.

Produce el cociente un bit cada vez

Lee los bits del dividendo desde el extremo más significativo. Duplica el resto parcial, incorpora el siguiente bit y comprueba si el divisor cabe. Si cabe, réstalo y escribe el bit de cociente 1; en caso contrario, conserva el resto parcial y escribe 0.

Para 0111 dividido por 0010, los restos parciales tras incorporar cada bit son 0, 1, 3 y 3. Los dos primeros son menores que 2, por lo que sus bits de cociente son 0. Cada 3 permite una resta, que deja resto 1 y bit de cociente 1. El cociente es 0011 y el resto 0001: 3 × 2 + 1 = 7.

La división con restauración prueba primero la resta. Si el resultado de prueba es negativo, vuelve a sumar el divisor y escribe 0; en caso contrario, conserva el resultado y escribe 1. Detecta el fallo con un préstamo o una diferencia con signo de n + 1 bits. Una prueba del signo de n bits no es segura: 0 − 9 en cuatro bits vuelve al rango como 0111, cuyo bit más significativo es 0 a pesar del préstamo.

El hardware compacto coloca el dividendo en la mitad menos significativa de un registro de 2n bits y el resto parcial en la mitad más significativa. Lo desplaza a la izquierda en cada paso e inserta los bits del cociente por la derecha. Al terminar, la mitad más significativa contiene el resto y la menos significativa, el cociente.

La división sin restauración lleva adelante un resultado de prueba negativo y suma el divisor durante el paso siguiente en lugar de restaurar inmediatamente. Un resto parcial final negativo necesita una última suma de restauración. La división SRT selecciona varios bits del cociente por paso usando los bits iniciales del divisor y del resto; las entradas ausentes en una tabla de selección de este tipo causaron el error FDIV del Pentium de 1994. La división sigue dependiendo de cada resto parcial anterior.

Aplica la división con signo con truncamiento

Divide las magnitudes, cambia el signo del cociente si los signos difieren y da a un resto distinto de cero el signo del dividendo.

Estos resultados truncan el cociente hacia cero y conservan la identidad de la división. RISC-V, Java y C desde C99 usan esta regla. En cambio, // de Python redondea hacia abajo: -7 // 2 es −4 y -7 % 2 es 1.

Trata las entradas excepcionales

La división por cero en RISC-V devuelve un cociente con todos los bits activados y el dividendo original como resto. El caso de desbordamiento con signo, el valor más negativo dividido por −1, devuelve el valor más negativo como cociente y cero como resto. Ninguno de los dos casos genera una excepción síncrona. x86 genera una excepción de error de división en ambos. El software que debe informar de errores comprueba primero si el divisor es cero y también comprueba el par que produce desbordamiento con signo.

Un desplazamiento lógico a la derecha divide valores sin signo por potencias de dos, redondeando hacia abajo. Un desplazamiento aritmético también redondea hacia abajo los valores negativos: −5 desplazado una posición a la derecha se convierte en −3, mientras que la división con truncamiento por 2 da −2. Para implementar el truncamiento con un desplazamiento, suma $2^k-1$ a una entrada negativa antes de desplazar k posiciones a la derecha. Para −5 y k = 1, desplaza −4 para obtener −2.

Un valor binario normal en coma flotante tiene la forma

El significando es el valor completo 1,f; la fracción almacenada contiene solo f. La normalización garantiza el 1 inicial, por lo que omitir este bit oculto aporta un bit de precisión.

Interpreta los tres campos

IEEE 754-2019 define estos formatos. Precisión simple y doble suelen significar binary32 y binary64. El orden almacenado es signo, exponente, fracción. Para un valor normal, resta el sesgo del campo de exponente sin signo:

Fracción significa la fracción binaria después de la coma, no sus bits interpretados como un entero. En binary32, los campos de exponente del 1 al 254 codifican exponentes de −126 a 127. Los campos 0 y 255 tienen significados especiales.

Un sesgo hace que los exponentes mayores tengan campos sin signo mayores. Para números positivos finitos, el orden sin signo de los patrones completos sigue el orden numérico. Los valores negativos y los NaN requieren un tratamiento adicional.

Codifica y decodifica

Para codificar −0,75, escribe su magnitud como ${\mathrm{0,11}}_2={\mathrm{1,1}}_2\times 2^{-1}$. El signo es 1 y el campo de exponente es −1 + 127 = 126, o 01111110. Elimina el 1 inicial oculto y rellena la fracción con ceros. Los campos son 1 01111110 10000000000000000000000, lo que da 0xBF400000. En binary64 el mismo valor es 0xBFE8000000000000.

Para decodificar 0x41460000, divídelo en 0 10000010 10001100000000000000000. El campo de exponente es 130, por lo que el exponente verdadero es 3. El significando es

Multiplicar por 8 da 12,375. Escribir el 1 oculto en la fracción almacenada cambiaría el valor; almacenar −1 directamente en el campo de exponente incumpliría la regla del sesgo.

Distingue el rango de la precisión

binary32 alcanza aproximadamente $\mathrm{3,40}\times {10}^{38}$, con un menor valor normal positivo de $2^{-126}$ y unos siete dígitos decimales significativos. binary64 alcanza aproximadamente $\mathrm{1,80}\times {10}^{308}$, con un menor valor normal positivo de $2^{-1022}$ y unos 15–16 dígitos significativos. binary16 tiene un máximo de 65 504, un menor valor normal positivo de $2^{-14}$, un menor valor subnormal positivo de $2^{-24}$ y unos 3,3 dígitos decimales significativos.

La precisión cuenta dígitos significativos, no dígitos después de la coma decimal. Por ejemplo, binary32 almacena 1 234 567,89 como 1 234 567,875.

Dentro del intervalo de binary32 desde $2^e$ hasta $2^{e+1}$, los valores normales adyacentes están separados por $2^{e-23}$. Esta separación es una ulp, una unidad en la última posición. Justo por encima de 1 es $2^{-23}$, a menudo llamada épsilon de máquina. En $2^{24}$ la separación pasa a ser 2, por lo que 16 777 217 no está representado aunque quepan números mucho mayores. Más bits de exponente amplían el rango de escala; más bits de fracción acercan los valores representables para una escala dada.

Los patrones de exponente reservados permiten que IEEE 754 represente valores más allá de los números normalizados ordinarios. Clasifica siempre los campos antes de aplicar una fórmula de valor.

Reconoce los patrones reservados

binary32 tiene +0 en 0x00000000 y −0 en 0x80000000. Se comparan como iguales, pero la división puede revelar el signo: 1 dividido por +0 da +∞, mientras que 1 dividido por −0 da −∞. Un resultado negativo diminuto que se redondea a cero se convierte en −0.

El infinito positivo es 0x7F800000; el mayor valor positivo finito es 0x7F7FFFFF. Con redondeo al más cercano, el desbordamiento aritmético devuelve un infinito con signo. Dividir un valor finito distinto de cero por cero también devuelve un infinito con signo, con un indicador de excepción diferente. Las operaciones posteriores gestionan el infinito de forma coherente: sumar 1 a +∞ deja +∞, multiplicarlo por −2 da −∞ y su inverso es +0.

Distingue NaN del infinito

Operaciones como cero dividido por cero, infinito menos sí mismo, cero por infinito y la raíz cuadrada real de −1 no tienen un resultado numérico significativo. Producen NaN, «valor no numérico», y señalan una operación inválida.

NaN es no ordenado: las comprobaciones de igualdad y de orden menor que o mayor que en las que interviene son falsas, mientras que la desigualdad es verdadera. En particular, x == NaN no puede detectar NaN. Usa isnan(x). Los NaN silenciosos normalmente se propagan por las operaciones aritméticas; los NaN señalizadores activan la excepción de operación inválida cuando se usan. En estos formatos binarios, el bit más significativo de la fracción distingue un NaN silencioso. El NaN silencioso canónico binary32 de RISC-V es 0x7FC00000.

Acércate gradualmente a cero

Un subnormal no tiene 1 oculto. Su exponente se fija en el menor exponente normal:

Para binary32, 0x00000001 es $2^{-149}$ y 0x00400000 es $2^{-127}$. Para binary64 el menor valor positivo es $2^{-1074}$. Usar el exponente menos el sesgo con un campo de exponente cero produciría un error de un factor de dos, incluso antes de añadir por error un 1 oculto.

Los subnormales proporcionan subdesbordamiento gradual: la precisión disminuye a medida que los valores se reducen, con una separación absoluta fija cerca de cero. Los valores finitos distintos en un formato siguen teniendo una diferencia representable distinta de cero. Los modos de reducción a cero eliminan esa protección y pueden acelerar el tratamiento de subnormales en algunos procesadores.

Interpreta los indicadores de excepción

IEEE 754 define operación inválida, división por cero, desbordamiento, subdesbordamiento y resultado inexacto. El tratamiento predeterminado devuelve un resultado y registra el estado; no tiene por qué detener la ejecución. Resultado inexacto significa que el resultado redondeado difiere del resultado exacto.

Con el tratamiento predeterminado, el subdesbordamiento requiere tanto un resultado diminuto como inexactitud. En binary32, $2^{-126}\mathrm{/}2=2^{-127}$ es un subnormal exacto y no activa el subdesbordamiento. RISC-V registra NV, DZ, OF, UF y NX en fflags dentro de fcsr, y las excepciones de coma flotante no provocan excepciones síncronas aritméticas. Un infinito devuelto por sí solo no indica si se produjo desbordamiento o división por cero; examina el indicador.

La aritmética en coma flotante trabaja con significandos y exponentes por separado. El resultado final debe ser el de la operación exacta redondeado al formato de destino, por lo que el movimiento intermedio de bits debe conservar suficiente información para esa última decisión.

Suma con un exponente compartido

La suma sigue cuatro etapas: alinear, operar, normalizar y redondear. Compara los exponentes y desplaza el significando del operando menor a la derecha tantas posiciones como indique su diferencia. Suma las magnitudes si los signos son iguales; réstalas si los signos son opuestos. Desplaza el resultado a la forma normalizada y ajusta su exponente. Después redondea y vuelve a normalizar si el redondeo crea un acarreo.

Usa significandos de cuatro bits para ver 0,5 + (−0,4375):

1. Escribe los operandos como ${\mathrm{1,000}}_2\times 2^{-1}$ y $-{\mathrm{1,110}}_2\times 2^{-2}$.
2. Alinea el segundo a $-{\mathrm{0,111}}_2\times 2^{-1}$.
3. Resta las magnitudes: ${\mathrm{1,000}}_2-{\mathrm{0,111}}_2={\mathrm{0,001}}_2$.
4. Normaliza a ${\mathrm{1,000}}_2\times 2^{-4}$, o 0,0625. No se perdió ningún bit distinto de cero, por lo que no hace falta cambiar el resultado mediante redondeo.

La cancelación puede requerir un desplazamiento de normalización grande a la izquierda. El hardware usa un restador de exponentes, un desplazador de alineación, un sumador de significandos, un contador de ceros iniciales y lógica de normalización y redondeo. Los sumadores de coma flotante suelen estar segmentados a lo largo de varios ciclos.

Un modelo decimal muestra por qué importan los dígitos adicionales: con cuatro dígitos significativos, 99,99 + 0,161 se alinea como $\mathrm{9,999}+\mathrm{0,01610}$ a escala ${10}^1$. El resultado intermedio exacto es 10,01510 a esa escala. Normaliza a $\mathrm{1,00151}\times {10}^2$ y redondea a $\mathrm{1,002}\times {10}^2$. Recortar demasiado pronto el sumando alineado perdería información necesaria para elegir 100,2.

Multiplica escalas y significandos

Multiplica los significandos, suma los exponentes verdaderos y aplica XOR a los signos. Con campos sesgados, resta el sesgo una vez:

antes de los ajustes de normalización. Dos significandos normales se multiplican para dar un valor desde 1 hasta 4, por lo que su producto necesita como máximo un desplazamiento de normalización a la derecha. El redondeo puede requerir otro ajuste; también hay que comprobar los límites del exponente.

Para 0,5 × (−0,4375), los campos de exponente de binary32 dan 126 + 125 − 127 = 124, o un exponente verdadero de −3. El producto de los significandos es ${\mathrm{1,000}}_2\times {\mathrm{1,110}}_2={\mathrm{1,110}}_2$. El XOR de los signos es 1, lo que da $-{\mathrm{1,110}}_2\times 2^{-3}=-\mathrm{0,21875}$.

Redondea una vez con multiplicación y suma fusionadas

FMA calcula a × b + c con un redondeo después de la expresión completa. La multiplicación y la suma separadas redondean dos veces. En binary32, toma $a=1+2^{-23}$, $b=1-2^{-23}$ y c = −1. Su producto exacto es $1-2^{-46}$. Una multiplicación separada lo redondea a 1, por lo que la suma devuelve cero. FMA conserva la pequeña diferencia del producto y devuelve $-2^{-46}$.

F de RISC-V proporciona 32 registros de coma flotante, de f0 a f31; D amplía el mismo banco para precisión doble. flw/fsw y fld/fsd transfieren valores. Las operaciones aritméticas incluyen fadd.s, fmul.s, fdiv.s y fsqrt.s, con formas .d para precisión doble. fmadd.s calcula una multiplicación y suma fusionadas. Las comparaciones como flt.s escriben 0 o 1 en un registro de enteros, y fcvt convierte formatos o valores enteros.

Un formato finito no puede almacenar todos los resultados exactos. El redondeo correcto consiste en elegir el resultado representable requerido por la dirección de redondeo, como si la operación se hubiera calculado primero de forma exacta. La aritmética básica, la raíz cuadrada y FMA obedecen esta regla. Los bits de información y de signo de NaN no tienen por qué ser idénticos entre procesadores.

Elige una dirección de redondeo

Las primeras cuatro son obligatorias para implementaciones binarias; el desempate al par es el predeterminado. El desempate alejándose de cero es obligatorio para formatos decimales, y RISC-V también lo proporciona para operaciones binarias. Sus nombres son RNE, RUP, RDN, RTZ y RMM; una instrucción puede seleccionar un modo directamente o usar el modo dinámico de fcsr.

Con desempate al par al redondear a enteros, 2,5 se convierte en 2 y 3,5 en 4. En binario con significandos de cuatro bits, ${\mathrm{1,0011}}_2$ se redondea a ${\mathrm{1,010}}_2$ y ${\mathrm{1,0101}}_2$ también se redondea a ${\mathrm{1,010}}_2$. El bit par pertenece al significando conservado, no al exponente ni a un dígito decimal mostrado.

Conserva la información de guarda, redondeo y adherente

Después de normalizar, conserva dos bits adicionales tras el significando de destino: guarda y redondeo. El bit adherente es la operación OR de cada bit posterior descartado. Registra si toda esa parte restante es cero.

Para redondear al más cercano, guarda 0 significa por debajo de la mitad. Guarda 1 con redondeo o adherente 1 significa por encima de la mitad. Guarda 1 con ambos indicadores posteriores a 0 significa un empate exacto. En un empate, incrementa el significando conservado solo si su bit menos significativo actual es 1.

Para una suma de 8 + 0,5625 con significandos de cuatro bits, la alineación da

Conserva 1.000; guarda es 1, redondeo es 0 y adherente es 1 porque la parte restante contiene un 1. El valor está por encima de la mitad, por lo que se incrementa a ${\mathrm{1,001}}_2\times 2^3=9$. Descartar el bit adherente convertiría esto falsamente en un empate y elegiría 8.

Un bit adherente informa sobre todos los bits perdidos, no simplemente sobre el tercer bit después de la parte conservada. Durante el desplazamiento, una vez que cualquier bit perdido es 1, el estado adherente permanece en 1 para esa parte acumulada.

Interpreta el error y el desbordamiento

Para resultados finitos dentro del rango, el redondeo al más cercano tiene un error absoluto de como máximo media ulp; el redondeo dirigido tiene un error inferior a una ulp. Para resultados normales binary32, el límite relativo habitual del redondeo al más cercano es $2^{-24}$; para binary64 es $2^{-53}$. Los resultados subnormales requieren razonar con el error absoluto porque su precisión relativa disminuye.

La dirección de redondeo también controla los resultados del desbordamiento. Un desbordamiento positivo da +∞ con redondeo al más cercano o hacia positivo, pero el mayor valor positivo finito con redondeo hacia cero o hacia negativo. El desbordamiento negativo produce el comportamiento simétrico.

Las conversiones a enteros tienen sus propias reglas. En C, las conversiones representables como (int)2.7 y (int)-2.7 truncan a 2 y −2, independientemente de la dirección de redondeo actual de coma flotante. Comprueba tanto el rango del destino como la parte fraccionaria descartada.

Los errores de coma flotante suelen derivarse directamente de una separación finita entre valores. Distingue el error ya presente en los operandos almacenados del redondeo realizado por una operación y de la información perdida durante la conversión.

Identifica el error de representación

Una fracción irreducible tiene un desarrollo binario finito exactamente cuando su denominador es una potencia de dos. Valores como 0,5, 0,25 y 0,375 son exactos. El desarrollo de 0,1 se repite, por lo que binary32 almacena 0x3DCCCCCD, aproximadamente 0,10000000149011612. binary64 también almacena una aproximación.

En consecuencia, 0.1 + 0.2 en binary64 produce 0,30000000000000004, diferente del valor almacenado más cercano a 0,3. Un resultado mostrado breve como 0.1 puede ser el decimal más corto que se convierte de nuevo a los mismos bits almacenados; no demuestra que sea exacto.

Para resultados finitos aproximados, usa una tolerancia elegida para el problema, por ejemplo

La tolerancia absoluta trata los valores cercanos a cero; la tolerancia relativa se ajusta a la magnitud. Las tolerancias deben reflejar el cálculo y el error aceptable, no solo el número de dígitos mostrados.

Observa cómo una suma pierde una entrada pequeña

La absorción ocurre con redondeo al más cercano cuando un sumando pequeño no puede desplazar un operando grande hasta su siguiente vecino representable. En binary32, 16 777 216 + 1 se redondea de nuevo a 16 777 216: los valores vecinos están separados por dos y este empate selecciona el significando par. Por tanto, un contador float que suma 1 puede dejar de avanzar.

Cambiar el orden de la suma puede cambiar la respuesta. Con binary32 x = −1,5 × 10³⁸, y = 1,5 × 10³⁸ y z = 1, (x + y) + z da 1. Pero y + z se redondea a y, por lo que x + (y + z) da cero. La suma no es asociativa. Las reducciones paralelas pueden cambiar su agrupación cuando cambia el número de hilos, lo que afecta a los bits finales.

El redondeo repetido también se acumula: sumar 0,1 en binary32 diez millones de veces a un total binary32 da 1 087 937 en lugar de 1 000 000. Un acumulador más ancho reduce la pérdida por redondeo. Sumar primero las magnitudes menores también puede conservar contribuciones que un total acumulado grande absorbería.

Distingue la cancelación de una resta inexacta

La cancelación elimina dígitos iniciales compartidos por operandos casi iguales. La resta en sí puede ser exacta mientras que los errores anteriores de los operandos pasan a ser grandes en relación con la respuesta pequeña. En binary32, 1,0000001 se almacena como $1+2^{-23}$. Restar 1 da aproximadamente $\mathrm{1,1920929}\times {10}^{-7}$ en lugar de $\mathrm{1,0}\times {10}^{-7}$, un error relativo de aproximadamente 19 %.

Comprueba las conversiones y la elección de formato

binary64 representa exactamente todos los enteros de 32 bits. binary32 no: 16 777 217 se redondea a 16 777 216 con desempate al par. Por encima de $2^{53}$, binary64 también deja de representar algunos enteros. Convertir un valor en coma flotante a un tipo entero más pequeño puede superar por completo su rango.

En el primer vuelo del Ariane 5 en 1996, una conversión fuera de rango de coma flotante de 64 bits a entero con signo de 16 bits apagó los sistemas de referencia inercial y contribuyó a la pérdida del cohete. En el fallo del Patriot de 1991 en Dhahran, una aproximación truncada de 0,1 en punto fijo acumuló unos 0,34 s de error de tiempo tras unas 100 horas, lo que desplazó la ventana de seguimiento unos 687 m. Fue un error de representación en punto fijo, no una operación de coma flotante de IEEE.

Elige binary64 para una mayor precisión de uso general, binary32 cuando su menor uso de memoria se adapte a la tarea y binary16 o bfloat16 para cargas de trabajo adecuadas de baja precisión. bfloat16 tiene ocho bits de exponente y siete bits de fracción. Las cantidades monetarias exactas deben expresarse en unidades monetarias mínimas enteras o en un tipo decimal.